Zen4核心内部布局图曝光台积电5nm工艺相当神

AMD官宣了Zen4架构的锐龙7000系列，但只有型号、基础规格、海外价格，内部架构设计要到性能解禁的时候才会公开。

不过，不少架构细节已经被扒了出来。

这是Zen4单个核心的内部布局图，可以看到浮点单元、调度单元、分支预测单元、载入/存储单元、解码单元、TLB、uOP微操作缓存、一级指令和数据缓存、二级缓存。

对比来看，Zen4相比于Zen3不变的有一/三级缓存容量、发射宽度、浮点宽度等，变化的则有微操作缓存从4KB增至6.75KB，每核心二级缓存从512KB翻番至1MB，二/三级缓存延迟从12/46循环变成14/50循环，ROB、L1 BTB也变大了。

Zen4 CCD部分采用台积电5nm工艺，面积70平方毫米，相比7nm Zen3 83平方毫米缩小了15.7%，但集成度更高，晶体管数量从41.5亿猛增到65.7亿，增加了足足58%。

IOD部分从GF 12nm升级为台积电6nm，并集成了Zen3+锐龙6000H/U系列同款的部分电源管理功能、RDNA2架构的GPU图形核心(2单元)，还有DDR5内存控制器、PCIe 5.0控制单元。

IOD的面积为124.7平方毫米，和Zen3 IO

标签： 分支预测单元 三级缓存容量 部分电源管理功能 内存控制器